格隆汇9月25日丨灿芯股份在投资者关系活动上表示，(1)ADC:公司40nmLL工艺16bitSARADCIP设计验证成功，最高采样率达到4Msps，有效位达到14bit以上；(2)PLL:公司28nmHKC+工艺PLLIP设计验证成功，最高速率达到4.5GHz；同期公司28nmHKD1.8V工艺PLLIP设计完成进入验证阶段以及基于28nmHKD2.5V工艺PLLIP设计完成进入验证阶段。
来源：证券之星时间：2024-09-25 21:58:24 阅读量：7552
格隆汇9月25日丨灿芯股份在投资者关系活动上表示，(1)ADC:公司40nmLL工艺16bitSARADCIP设计验证成功，最高采样率达到4Msps，有效位达到14bit以上；(2)PLL:公司28nmHKC+工艺PLLIP设计验证成功，最高速率达到4.5GHz；同期公司28nmHKD1.8V工艺PLLIP设计完成进入验证阶段以及基于28nmHKD2.5V工艺PLLIP设计完成进入验证阶段。
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